Разработка алгоритмического и программного обеспечения стандарта IEEE 1500 для тестирования гибкой автоматизированной системы в пакете кристаллов
Вычислительная и аппаратная сложность современных гибких автоматизированных систем (ГАС), в основу организации которых заложены цифровые системы на кристаллах (System-on-Chip – SoC), характеризующиеся миллионами эквивалентных вентилей и требующих создания и внедрения новых высокоуровневых технологий проектирования – Electronic System Level (ESL) Design, моделинга – Transaction Level Modeling (TLM) и встроенного сервисного обслуживания – Infrastructure Intellectual Property (I-IP). Это означает, что поиск быстродействующих методов и средств приводит всех исследователей к необходимости повышения уровня абстракции моделей создаваемых функциональностей – Functional Intellectual Property (F-IP), встраиваемых в кристалл (1).
Рынок программных продуктов EDA уже предлагает инструменты для автоматизации процессов моделинга и верификации устройств системного уровня, начиная с компиляторов HDL-языков (C++, SystemC, SystemVerilog, UML, SDL) (2) и заканчивая графическими оболочками (Simulink, LabView, Xilinx EDK). Данные средства позволяют создавать проекты из существующих библиотечных компонентов путем использования ESL-мэппинга и создания TLM-интерфейсов (3, 4).
Рыночная привлекательность имплементации цифровой системы в кристалл FPGA определяется применением сравнительно дешевых чипов вместо универсальных процессоров, малой потребляемой мощностью, габаритными размерами, качественным и надежным выполнением основных функций, благодаря встроенной I-IP-инфраструктуре, что является актуальным в век мобильных вычислительных устройств.
Цель исследования – разработать алгоритмическое и программное обеспечение для тестирования пакета кристаллов ГАС, в соответствии со стандартом IEEE 1500.
Объект исследования – пакет кристаллов ГАС.
1. Анализ технического задания
1.1 Состояние рынка технологий сервисного обслуживания SoC
Проблема диагностирования и ремонта памяти связана с тенденцией на постоянное уменьшение площади кристалла, отводимой для оригинальной и стандартизованной логики с одновременным увеличением встроенной памяти. Как показано на рис. 1.1, увеличение удельного веса памяти на кристалле приводит к ее полному доминированию для хранения данных и программ, которое к 2014 году достигнет 94% (5). Это обеспечит не только высокое быстродействие выполнения функциональности, но и гибкость, свойственную программному продукту в части коррекции ошибок проектирования.
Рисунок 1.1 – Удельный вес SoC-памяти
Особенностью элементов памяти является тот факт, что в процессе их изготовления и эксплуатации отдельные ячейки под воздействием неисправностей могут выходить из состояния работоспособности. Данное обстоятельство не всегда приводит матрицу памяти к критическому состоянию, когда восстановление работоспособности невозможно. Поэтому далее рассматривается такое техническое состояние памяти, при котором суммарное количество дефектных ячеек не превышает резервных возможностей изделия, предназначенных для ремонта.
Современные технологии проектирования цифровых систем на кристаллах предлагают, наряду с созданием функциональных блоков F-IP, разработку сервисных модулей I-IP, ориентированных на комплексное решение проблемы качества проекта и повышение выхода годной продукции (Yield) в процессе производства, которое определяется внедрением в кристалл следующих сервисов (6):
1) Наблюдение за состоянием внутренних и выходных линий в процессе функционирования, верификации и тестирования штатных блоков на основе использования стандарта граничного сканирования IEEE 1500 (7, 8);
2) Тестирование функциональных модулей путем подачи проверяющих наборов от различных тестовых генераторов, ориентированных на проверку дефектов или исправного поведения;
3) Диагностирование отказов и дефектов путем анализа информации, полученной на стадии тестирования и использования специальных методов встроенного поиска неисправностей на основе стандарта IEEE 1500;
4) Восстановление работоспособности функциональных модулей и памяти после фиксации отрицательного результата тестирования и определения места и вида дефекта при выполнении фазы диагностирования;
5) Измерение основных характеристик и параметров функционирования изделия на основе встроенных средств, позволяющих производить временные и вольтамперные измерения;
6) Надежность и отказоустойчивость функционирования изделия в процессе эксплуатации, которая достигается диверсификацией функциональных блоков, их дублированием и восстановлением работоспособности SoC в реальном масштабе времени.
1.2 Структура сервисов SoC-микросхем
На рис. 1.2 представлена усеченная структура (9, 10, 11), ориентированная на выполнение следующих задач:
1) Тестирование функциональностей на основе генерируемых входных последовательностей (Automated Test Pattern Generator – ATPG) и анализа выходных реакций;
2) Моделирование (Fault Simulator) неисправностей (12) в целях обеспечения диагностирования и ремонта на основе таблицы неисправностей (Fault Detection Table – FDT);
3) Диагностирование дефектов с заданной глубиной, путем использования мультизонда стандарта IEEE 1500;
4) Встроенный ремонт матричной памяти, на основе использования запасных компонентов (spare) (13).
Рисунок 1.2 – Инфраструктура сервисов SoC DSP
1.2.1 Модуль синтеза тестов
Модуль синтеза тестов, предназначен для проверки функциональностей и одиночных неисправностей. В его состав входит набор генераторов входных последовательностей, обеспечивающих создание следующих тестов (14):
PRTG – псевдослучайный генератор входных стимулов с равномерным законом распределения нулевых и единичных сигналов по входным переменным;
SATG – тестовый генератор шестнадцатеричных кодов на основе сигнатурного анализа;
SPTG – алгоритмический генератор тестовых векторов, активизирующих одномерные логические пути, ориентированные на проверку заданных одиночных неисправностей;
ADTG – тестовый генератор, предназначенный для проверки сумматорных схем АЛУ;
BSTG – тестовый генератор для шинных структур приема и передачи данных;
METG – генератор тестов, ориентированный на проверку матричной памяти;
DFTG – синтезатор тестов для автоматов, заданных в виде граф-схем алгоритмов;
RCTG – тестовый генератор для последовательностных счетно-регистровых структур и триггерных схем.
Модуль-генератор анализирует структурно-функциональную модель блока, подлежащего тестированию, и назначает подмножество таких синтезаторов, которые обеспечивают заданное качество покрытия дефектов (Fc) и функциональных режимов (Pc):
Обобщенная структура синтеза Testbench (14), представленная на рис. 1.3, включает также генератор HDL-кода, который предназначен для тестирования и верификации функциональностей на стадии разработки проекта.
Рисунок 1.3 – Структура процесса синтеза Testbench для F-IP
Количество тестовых генераторов на стадии проектирования SoC может быть существенно большим, чем то подмножество, которое далее встраивается в кристалл. Поэтому на стадии моделирования и верификации выполняется анализ покрывающих свойств каждого тест-генератора в целях поиска их минимальной совокупной конфигурации, которая удовлетворяет выражению (1.1).
Важно отметить, что в ближайшие 5 лет идеология синтеза тестов для цифровых систем на кристаллах будет заимствовать лучшие традиции, идущие от ESL- и TLM-проектирования (15):
1) Использование библиотек тестов (Testbench) ведущих компаний для тестирования и верификации стандартизованных функциональностей, обозначенных в качестве F-IP;
2) Применение стандартных решений сервисного обслуживания I-IP для встроенного тестирования компонентов системы на кристалле;
3) Создание собственных библиотек тестов для вновь разрабатываемых функциональностей;
4) Внедрение новой технологии синтеза тестов для цифровой системы, основанной на дискретном мэппинге покрытия функциональностей и дефектов исходной спецификации с помощью минимальной совокупности Testbench, из библиотеки тестов (рис. 1.4);
5) Применение встроенных средств тестопригодности, таких как IEEE boundary scan – средства граничного сканирования, и шести компонентов I-IP для повышения технологичности процедур синтеза тестов.
Рисунок 1.4 – Mapping модели синтеза тестов для F-IP
1.2.2 Модуль анализа неисправностей
Модуль анализа неисправностей использует дедуктивный алгоритм, ориентированный на проверку одиночных дефектов, генерируемых на основе аналитического или табличного описаний функциональностей SoC. Это означает, что дедуктивное моделирование может обрабатывать проекты, представленные как на вентильном, так и на любом другом, более высоком уровне абстракции (регистровом, системном).
Основная идея метода заключается в создании дедуктивной модели функциональности на основе использования известного выражения (12):
(1.2)
где дедуктивная функция F на тест-векторе T есть модифицированное описание исправного поведения, позволяющее вычислять списки входных неисправностей, транспортируемые на выход схемы под воздействием входных сигналов. На примере функции Xor демонстрируется синтез дедуктивной функции по карте Карно:
Переменные xy – булевы, а сигналы ab – (регистровые) для записи списков дефектов:
(1.4)
Аппаратная реализация дедуктивной функции, представленной формулой (1.4), изображена на рис. 1.5.
Рисунок 1.5 – Дедуктивный примитив функции Xor
Схемный примитив является универсальным по отношению к различным тестовым последовательностям. Стратегия, рассмотренная в данной квалификационной работе относительно синтеза моделей, основывается на создании библиотеки дедуктивных элементов, покрывающих все стандартизованные конструктивы функциональностей, которыми оперирует разработчик, создавая в автоматизированном режиме проект в виде цифровой системы на кристалле. В данном случае речь идет о синтезе дедуктивной структуры на основе мэппинга, суть которого представлена на рис. 1.6.
Рисунок 1.6 – Mapping дедуктивной модели для F-IP
Предложенный в (6) подход к дедуктивному анализу, предполагает создание на кристалле еще одной встроенной модели, которая должна обеспечивать практически все шесть сервисов, предусмотренных стандартом инфраструктуры I-IP.
Платой за качество диагностического и тестового обслуживания является достаточно высокая стоимость дополнительных аппаратурных затрат, которые превышают штатную функциональность в 10 – 15 раз. При этом выигрыш в быстродействии, по сравнению с внешней программной реализацией дедуктивного анализа, составляет 2 – 3 порядка, что практически обеспечивает сервисное обслуживание в реальном масштабе времени.
Другое, более экономичное решение проблемы, связано с интерактивной модификацией схемной структуры дедуктивной модели для каждого тест-вектора. Для этого используется внутренняя память кристалла, где формируется модель по правилам, определенным в (1.2). Мэппинг (см. рис. 1.6) дает дедуктивную функцию, где аппаратные затраты равны стоимости функциональности F-IP.
2. Алгоритмическое и программное обеспечение тестирования пакета кристаллов ГАС
2.1 Алгебро-логический метод диагностирования неисправностей
В данном методе, основная роль отводится технологии граничного сканирования, которая, в настоящее время, внедренная в кристалл, призвана облегчить решение практически всех задач сервисного обслуживания функциональных модулей системы на кристалле.
Контроллер доступа к внутренним линиям и портам регистра граничного сканирования использует ячейку или разряд регистра. В совокупности, число таких ячеек, обеспечивающих в данном случае мониторинг, должно быть равно количеству проблемных наблюдаемых линий проекта, которые необходимы для точного установления диагноза.
Основанная на регистре граничного сканирования процедура диагностирования использует также информацию из таблицы неисправностей (ТН), которая представляет собой множество дефектов, покрываемых тестовыми наборами. Используя информацию о результате проведения диагностического эксперимента, которая представлена в виде вектора экспериментальной проверки (ВЭП): 
а также таблицу (12) неисправностей F, выполняется процедура установления диагноза по выражению, записанному в форме произведения дизъюнкций всех дефектов (16), которые могут дать экспериментальную реакцию в виде V, определенном единичными и нулевыми значениями:
Полученная из таблицы неисправностей КНФ трансформируется к ДНФ с помощью эквивалентных преобразований (логическое умножение, минимизация и поглощение) (11, 16). В результате получается булева функция, где термы – логические произведения – представляют полное множество решений в виде сочетания дефектов (дающих по выходам SoC или ее компоненту вектор экспериментальной проверки V):
Представленная процедура, в общем случае, диагностирует некоторое подмножество дефектов, которое в дальнейшем нуждается в уточнении путем применения дополнительного зондирования внутренних точек с помощью регистра граничного сканирования. Пример поиска дефектов рассматривается на основе следующей ниже таблицы неисправностей (столбцы – дефекты, строки – тестовые последовательности), которая является продуктом дедуктивного анализа дефектов и вектора экспериментальной проверки (17):
Количество единиц в ВЭП V, формирует число дизъюнктивных термов КНФ (2.2). Каждый терм – построчная запись дефектов (через логическую операцию ИЛИ), оказывающих влияние на выходы функциональности. Уже само представление таблицы в виде аналитической записи – КНФ – дает потенциальную возможность существенно сократить объем диагностической информации для поиска дефектов. Тем более, последующее преобразование КНФ к ДНФ на основе тождеств алгебры логики позволяет существенно уменьшить булеву функцию, что иллюстрируется следующим результатом:
Для уменьшения количества вычислений при выполнении логического умножения в первой строке (2.3) исходную запись можно упростить согласно законам булевой алгебры:
(2.4)
Полученный результат 
предоставляет все возможные решения – покрытия дефектами строк таблицы неисправностей в функциональности SoC, при условии, что ВЭП имеет все единичные координаты V = (11111). Принимая во внимание фактическое значение ВЭП, равное V = (11011), выполняется моделирование функции F путем подстановки нулевых значений дефектов, которые теоретически проверяются, но дают в векторе V нулевую координату. Такими являются дефекты: 
Окончательный результат определяется следующей функцией:
(2.5)
Любое сочетание – конъюнктивный терм ДНФ, приведенный в решении , покрывает все строки таблицы неисправностей по определению, поэтому введение любой нулевой строки обязательно обращает в ноль функцию F. Поэтому корректное решение, соответствующее вектору экспериментальной проверки, должно изначально учитывать нулевые координаты вектора V. С учетом сказанного из выражения (2.3) на стадии записи КНФ необходимо исключить терм 
Результат представляет все возможные решения, которые приводят к реакции изделия, определенного заданным ВЭП:
(2.7)
Дополнительное моделирование последней булевой функции дает окончательное решение в виде сочетания двух дефектов:
(2.8)
2.2 Алгоритмизация АЛМ диагностирования неисправностей
АЛМ может быть формально рассмотрен на примере следующей таблицы неисправностей M1 и представлен в виде пяти пунктов алгоритма:
1. Определение всех строк, соответствующих нулевым значениям ВЭП в целях обнуления всех единичных координат найденных строк. В данном случае – это одна строка T5.
2. Нахождение всех столбцов, которые имеют нулевые значения координат строк с нулевым состоянием ВЭП. Обнуление единичных значений найденных столбцов. В данном случае: F2, F5, F6.
3. Удаление из таблицы неисправностей строк и столбцов, имеющих только нулевые значения координат (найденные в пунктах 1 и 2).
4. Построение КНФ по единичным значениям ВЭП:
5. Преобразование КНФ к ДНФ с последующей минимизацией функции. В данном случае это приводит к получению искомого результата в виде сочетания неисправностей:
(2.10)
Предложенный алгоритм ориентирован на предварительный анализ ТН, в целях уменьшения объема и последующих вычислений, связанных с построением ДНФ, формирующей все решения по установлению диагноза функциональностей SoC. Дальнейшее уточнение диагноза возможно только с применением мультизонда на основе регистра граничного сканирования данных (7).
2.3 Алгебро-логическая модель диагностирования F-IP
Структура модулей сервисного обслуживания I-IP для диагностирования дефектов в функциональных блоках F-IP представлена на рис. 2.1. Компаратор (
) анализирует выходные реакции модели и реального устройства на входные тестовые векторы, поступающие от генератора тестов. Несовпадения модельных и экспериментальных реакций на тесте формируют единичные координаты ВЭП 
для каждого входного набора. Взаимодействие ВЭП с ТН (
размерностью 
число тест-векторов, n – количество разрядов boundary scan регистра) и схемной структурой дают множество линий и элементов, подозреваемые как дефектные на текущем тест-векторе.
Рисунок 2.1 – Модель процесса диагностирования F-IP
Для организации вычислительных процессов, приводящих к точному диагнозу, чрезвычайно важна метрика или форма представления исходной информации.
Интересное решение задачи диагностирования может быть получено путем применения булевой алгебры и таблицы неисправностей M, представляющей собой декартово произведение теста Т на множество заданных дефектов F, в совокупности с ВЭП V, где выполнение задачи покрытия дает максимально точный результат в виде ДНФ, а каждый терм есть возможный вариант наличия в устройстве дефектов. Итак, модель процесса диагностирования представлена компонентами:
Решение задачи диагностирования сводится к анализу ТН, полученной в результате моделирования дефектов, путем записи логического произведения дизъюнкций (КНФ), записанных по единичным значениям строк таблицы неисправностей (2.1). Далее КНФ трансформируется к ДНФ (2.2) с помощью эквивалентных преобразований. В результате получается булева функция, где термы – логические произведения – есть полное множество решений, представляющее собой сочетания дефектов, дающие по выходам функциональности ВЭП, полученный в результате выполнения диагностического эксперимента.
Следующая матрица M = T × F является примером алгебро-логического анализа дефектов на основе ТН в функциональных блоках системы на кристалле, число которых равно 10. Тест, длиной 11 входных наборов, проверяет все введенные в таблицу неисправности. Вектор экспериментальной проверки цифрового устройства V = (10001001001), полученный при выполнении диагностического эксперимента, фиксирует несовпадения выходов устройства по сравнению с моделью (золотым эталоном) на четырех (1, 5, 8 и 11) тестовых наборах.
В соответствии с числом единиц в ВЭП V, формируется количество дизъюнктивных термов КНФ, равное 4. Каждый терм есть построчная запись дефектов через логическую операцию ИЛИ, оказывающих влияние на искажение выходных сигналов функциональности.
Далее осуществляется преобразование КНФ к ДНФ на основе правил алгебры логики, что дает возможность получить результат:
Полученный результат
(2.12)
содержит во всех термах дефект F4, означающий его обязательное присутствие в функциональности SoC. Если принять гипотезу о существовании одиночного или минимального числа кратных дефектов, то предпочтительным является решение, определяемое третьим термом 
– в схеме существует два дефекта, которые формируют на выходах ВЭП, равный V = (10001001001).
2.4 Уточнение диагноза F-IP, с помощью моделирования
Полученная дизъюнктивная форма (2.2) является основной моделью для поиска дефектов. Она не всегда однозначно определяет дефект функциональности, поэтому нуждается в процедурах, уточняющих диагноз. Прежде всего, следует заметить, что все строки M = T × F, которые отмечены нулевыми значениями ВЭП, можно объединить в дизъюнкцию неисправностей (2.2). Получение формы (2.1) из рассматриваемой ТН дает возможность определить все дефекты, которые не могут присутствовать в схеме:
Анализ выражений, представленных формулами (2.12) и (2.13) приводит к следующим выводам:
1) Дефекты, которые не могут присутствовать в схеме, определяются в термах ДНФ, полученных по нулевым строкам относительно ВЭП;
2) Дефекты, которые имеются в ДНФ, должны быть удалены из функции (2.13);
3) Исключение в данном случае дефекта F5 приводит к разрушению двух термов 
поскольку без неисправности F5 каждый из них, в отдельности, не сможет сформировать заданный ВЭД;
4) Таким образом, делается единственный вывод – в схеме присутствует двукратная ошибка, определяемая термом ;
5) Вычислительная сложность получения точного и полного множества решений определяется выражением 
– число дефектов.
Обозначив отсутствие конкретной неисправности Fi = 0, можно сформировать входные условия для ДНФ (2.12) в целях последующей эмуляции (моделирования) функции при следующих начальных условиях:
(2.14)
Тогда результат моделирования функции 
становится равным 
.
В самом деле, если неисправности 
теоретически проверяемые на тестовых наборах, дают отрицательный результат – все они не искажают состояния выходов, то значит – они отсутствуют в схеме. Обоснование данного факта подтверждается следующими доказательствами.
Лемма 1. Полное множество всех возможных сочетаний дефектов, проверяемых тестом T, определяется как ДНФ, полученная преобразованием конъюнктивной формы:
каждый терм которой записан по единичным значениям строки ТН (17) M = T × F, имеющей состояние ВЭП Vi = 1.
Исходная информация, записанная в соответствии с единичными значениями ВЭП, представляет собой полную модель неисправного поведения реального объекта, которая формирует ВЭП с фиксированным числом единиц (строк ТН), равным k. Каждая строка формирует дизъюнкцию дефектов, записанную по ИЛИ. Число таких дизъюнкций равно k, которые логически перемножаются, образуя полное и непротиворечивое множество событий – дефектов, одновременно присутствующих в схеме. Путем перемножения элементарных дизъюнкций с последующим упрощением выражений, используя аксиомы 
, получается ДНФ, которая создает все возможные сочетания, записанные в виде элементарных конъюнкций. Ввиду тождественности выполненных преобразований полученная функция по логике эквивалентна исходной КНФ, а, по сути, есть технологичная форма записи всех решений – сочетаний дефектов, имеющих место быть в схеме.
Лемма 2. Все проверяемые в строках таблицы неисправностей M = T × F дефекты, отмеченные нулевыми значениями ВЭП Vi = 0, в реальном объекте отсутствуют.
В самом деле, ТН M = T × F имеет два типа строк: единичные и нулевые относительно значения ВЭП:
(2.16)
Строка p выявляет наличие в схеме двух дефектов 
. Строка q свидетельствует о теоретической проверке неисправностей 
, если бы вектор был равен 1: Vq = 1. Но фактически сигнал Vq = 0 идентифицирует несущественность дефектов для искажения выходов схемы или данные дефекты отсутствуют в тестируемом изделии. Подставив в функцию 
нулевые сигналы для , получаем результат: 
.
Аналогично, все дефекты, которые определены в строках, имеющих нулевое значение ВЭП, будут отсутствовать в схеме. Но если это так, то их следует исключить из ДНФ, записанной по единичным значениям ВЭП. Следовательно, имея термы ДНФ и множество дефектов, которые не могут существовать в схеме для заданного ВЭП, можно выполнить процедуру подстановки нулевых сигналов в переменные элементарных конъюнкций функции ДНФ. Но с учетом того факта, что, 
, результат подстановки и последующих преобразований, в целях получения минимальной функции, будет иметь только те термы, которые не имеют переменных – дефектов с нулевым значением сигналов. Это означает, что из ДНФ будут исключены все дефекты, относящиеся к нулевым, относительно ВЭП, строкам таблицы неисправностей.
Теорема 1. Минимальное множество всех возможных сочетаний дефектов, определяемых по ТН M = T × F, вычисляется путем моделирования ДНФ на множестве начальных условий:
определенных нулевыми значениями всех проверяемых дефектов, соответствующих нулевым сигналам ВЭП.
В соответствии с леммой 1 полное множество всех возможных сочетаний дефектов, проверяемых тестом, определяется в виде ДНФ:
которая формирует все решения, удовлетворяющие единичным значениям вектора экспериментальной проверки Vq = 1. Оно может быть уменьшено за счет исключения тех дефектов, которые теоретически проверяются тестом, но фактически, на тестовых наборах они не искажают состояний выходов, что означает их отсутствие в реальной схеме. Следовательно, их можно исключить из термов ДНФ, образующих полное множество всех возможных сочетаний. Механизм такого исключения, согласно лемме 2, заключается в подстановке нулевых значений переменных в термы ДНФ с последующим моделированием (упрощением) функции. Если терм имеет 0-компонент некоторой переменной Fi, то, согласно алгебре логики, весь терм обращается в 0, что означает его исключение из ДНФ.
В результате минимизации, на основе учета условий леммы 2, остается минимальная ДНФ, содержащая наименьшее число возможных сочетаний дефектов (одиночных и кратных), которое невозможно сократить без использования дополнительной диагностической информации, поступающей от мультизонда на основе boundary scan-регистра.
Таким образом, предложенный АЛМ диагностирования использует булево исчисление в качестве базового аппарата для решения задачи покрытия путем получения дизъюнктивной формы, минимизирующейся путем исключения термов, имеющих переменные дефектов, относящиеся к строкам с нулевыми значениями ВЭП. Для незначительного числа дефектов в цифровой системе на кристалле вычислительная сложность позволяет осуществлять поиск неисправностей в реальном масштабе времени.
2.5 Условное диагностирование F-IP на основе ДНФ
В целях существенного уменьшения области подозреваемых дефектов, на практике используется метод половинного деления (16), основанный на использовании интерактивной процедуры зондирования внутренних точек контроля, которые обеспечивают полученную ДНФ дефектов дополнительной информацией для уменьшения множества дефектов. В данном случае таким зондом может быть регистр граничного сканирования, который способен определить состояние внутренней линии в целях исключения дефектов или их подтверждения.
Стратегия выбора контрольной точки ориентирована на примерно половинное деление подозреваемого множества – исключение на каждом шаге половины дефектов путем моделирования – упрощения исходной ДНФ. Суть метода половинного деления на ДНФ, представляющей все возможные сочетания дефектов в схеме, можно продемонстрировать на следующем примере.
Выбор первой точки контроля, например F9 = 0, превращает булеву функцию в уменьшенное выражение:
(2.19)
Если же F9 = 1, что означает подтверждение дефекта на линии, то уменьшения размерности ДНФ не происходит. Необходимо ориентировать алгоритм выбора точек контроля на максимальное уменьшение исходной ДНФ после введения начальных условий (Fj = {0, 1}) для моделирования. Критерием выбора точки контроля может служить взвешенность мощностей ДНФ, полученных после моделирования обоих состояний проверки.
Правила выбора контрольной точки регламентируются следующими утверждениями.
Утверждение 1. Если Fj присутствует во всех термах ДНФ, то данный дефект существует обязательно в схеме – его не следует тестировать. В противном случае, если предположить, что проверка будет равна нулю, то все термы обращаются в нуль, а это противоречит условию существования ненулевых значений ВЭП V.
Утверждение 2. В схеме присутствует только одно сочетание дефектов, определенное одним термом ДНФ. Если найдено одно подтвержденное решение в виде терма ДНФ, то остальные термы следует исключить из рассмотрения путем их обращения в нуль.
Поэтому задача минимизации точек контроля сводится к выполнению двух альтернативных стратегий:
1) Рассмотрение переменных в термах минимальной длины для подтверждения всех дефектов в терме путем их зондирования;
2) Проверка таких переменных, которые обращают в нуль максимальное число термов ДНФ.
В случае существования функции , которая имеет терм минимальной длины 2, а также переменную F4 во всех термах, единственно лучшим решением будет проверка F8, которая дает при положительном результате искомое множество дефектов, а при отрицательном – оставшиеся два терма, подлежащие зондированию:
(2.20)
Проверка F5 дает следующие результаты послезондового моделирования двух вариантов функций:
(2.21)
Далее, после (F5 = 1), должны последовать две проверки из трех (F9, F10, F8), которые убирают все термы, кроме одного, определяющего решение:
(2.22)
Критерием окончания процедуры диагностирования является получение одного терма ДНФ, которое идентифицирует наличие кратного дефекта в функциональности цифровой системы на кристалле.
Далее предлагается еще один пример выполнения интерактивной процедуры диагностирования на основе анализа ДНФ:
(2.23)
В устройстве существует кратная неисправность 
Выполняется подсчет весов каждой переменной, входящей в ДНФ:
2) Вероятность присутствия в схеме дефектов коррелируется с их весовыми коэффициентами. Следовательно, в целях получения единственного решения в виде терма ДНФ, необходимо выбирать, в качестве точек контроля, переменные, имеющие минимальный вес, обращающие термы в нулевые составляющие. Следуя сказанному, первая и вторая точки контроля есть (F3, F6), имеющие минимальный вес:
3) После каждого шага выполняется перерасчет весовых коэффициентов, корректирующий последующие шаги:
Здесь установлен факт наличия в схеме дефектов (F4, F8), которые уже не подлежат зондированию в соответствии с условием утверждения 1.
Проверка дефекта F2 дает следующий результат:
(2.25)
Пересчет коэффициентов:
предполагает наличие в схеме дефектов (F1, F4, F8) и дополнительную проверку одной из линий (F9, F10):
(2.26)
Таким образом, в результате выполнения четырех зондирований, представленных линиями (F3, F6, F2, F9), был получен точный диагноз – в схеме присутствует кратный дефект: 
2.6 АЛМ для тестирования и ремонта SoC-памяти ГАС
В процессе производства и эксплуатации любых видов памяти, используемой в ГАС, необходимы гарантии ее соответствия техническим условиям. Для этого предусмотрено выполнение трех процедур:
1) Тестирование памяти, заключающееся в подаче тестовых воздействий, ориентированных на выявление определенных классов дефектов (5, 6);
2) В случае возникновения неисправности, необходима дополнительная процедура диагностирования, позволяющая определить место, причину и вид дефекта;
3) После определения множества дефектов, препятствующих выполнению функции памяти, необходимо активизировать процесс восстановления работоспособности – замену дефектных элементов избыточными резервными компонентами, изначально находящимися на силиконовом кристалле (9, 13).
Отсюда следует, что упомянутые действия ориентированы на повышение выхода годных изделий (Yield) без существенных дополнительных временных и материальных затрат. Для восстановления работоспособности необходим специальный механизм ремонта памяти путем замены дефектных компонентов на исправные из резерва силиконового кристалла.
Процедура тестирования, как правило, осуществляется с помощью BIST-блока (Built-In Self Test), который представляет аппаратный быстродействующий генератор тестовых наборов, а также анализатор (сигнатурный) реакций выходов памяти на тестовые последовательности. Анализ восстановления (Repair Analysis) заключается в определении возможности покрытия дефектных элементов памяти, существующими в наличии резервными компонентами. Модуль памяти представлен двумя частями:
1) Функциональные ячейки, которые непосредственно применяются для хранения данных и программ при использовании модуля в системе на кристалле;
2) Резервные или запасные ячейки, которые предназначены для восстановления работоспособности памяти в случае отказов функциональных ячеек.
Функциональные и резервные ячейки объединяются в столбцы и строки. При обнаружении дефекта строка (столбец), содержащая дефектный элемент, отключается от функциональной структуры ячеек памяти, а на ее место подключается строка (столбец) из резерва кристалла. Поскольку количество резервных компонентов ограничено, необходим специальный механизм, позволяющий эффективно распределять ресурсы восстановления работоспособности в целях обеспечения покрытия дефектных элементов памяти минимально возможным количеством избыточных столбцов и строк.
Описанная выше процедура поиска, может быть реализована как в качестве встроенного модуля восстановления работоспособности, так и внешнего – по отношению к кристаллу. Во втором случае, данные об ошибках поступают извне, обрабатываются и передаются контроллеру, обеспечивающему восстановление памяти. Это приводит к значительным потерям времени. Поэтому предпочтение отдается on-chip реализации модуля, когда данные об ошибках передаются непосредственно из BIST. Такой механизм носит название BIRA (Built-In Repair Analysis) (9, 11) – встроенный анализ восстановления работоспособности.
Ремонт памяти осущ