Исследование комбинационных устройств

Уральский государственный технический университет

Исследование комбинационных устройств

Екатеринбург 2005

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Устройства, оперирующие с двоичной (дискретной) информацией, подразделяются на два класса: комбинационные и последовательностные.

Комбинационные устройства (КУ) характеризуются отсутствием памяти.

Сигналы на их выходах в любой момент времени однозначно определяются сочетанием сигналов на входах и не зависят от предыдущих сигналов.

Схемными признаками таких устройств является отсутствие цепей обратной связи с выхода на вход. К КУ относятся сумматоры, дешифраторы, шифраторы, преобразователи кодов, мультиплексоры, демультиплексоры, схемы сравнения кодов и т.д.

Сумматоры. Сумматоры представляют собой функциональные цифровые устройства, выполняющие операцию сложения чисел. В цифровой технике суммирование осуществляется в двоичном или, реже, в двоично-десятичном коде. По характеру действия сумматоры подразделяются на комбинационные и накопительные. В свою очередь, каждый из сумматоров, оперирующий с многоразрядными числами, в зависимости от способа их сложения может быть отнесен к последовательному или параллельному типу. Сумматор имеет n входов разрядов слагаемого А, n входов разрядов слагаемого В и вход переноса cr (carry – перенос). Выходами сумматора являются n выходов разрядов суммы S и выход переноса (переполнения) CR. Сумматор характеризуется четырьмя значениями задержки распространения:

T_Crs – от подачи входного переноса до установления всех выходов суммы. При постоянном уровне на всех входах слагаемых (а и b);

T_As – от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса (выходной CR не учитывается);

TcrCR – от подачи входного переноса до установления выходного CR при постоянном уровне на входах слагаемых;

Tacr – от подачи всех слагаемых до установления выходного переноса CR при постоянном уровне на входах слагаемых.

Как последовательные, так и параллельные сумматоры строятся на основе одноразрядных суммирующих схем. Примером сумматора может быть микросхема серии К155ИМ2.

Шифраторы

Шифратором называется комбинационное устройство, преобразующее унитарный код, подаваемый на входные шины, в соответствующий код на выходах.

Задача шифратора сформировать код. На ввод шифратора могут подаваться различные сигналы: логический «0» через контакты кнопок клавиатуры управления или сигналы с других устройств, но во всех случаях в шифраторе происходит преобразование одного сигнала в n-разрядный код. На рисунке представлена схема шифратора на диодах. На следующей схеме (рисунок) если нажать на несколько кнопок сразу, а затем отпустить, то на выходе шифратора будет код последней отпущенной кнопки.

Если ни одна кнопка не нажата, то на выходах 1-2-4-G МС 1 устанавливается сигнал с уровнем логической единицы. При нажатии на одну из кнопок на выходе 1-2-4 появляется сигнал инверсного кода, соответствующий номеру нажатой кнопки, а на G-“0”. При отпускании кнопки здесь (на G) будет 1 и поэтому сигнал ДД2 запишет на выход код этой кнопки.

Рассмотрим подробнее структуру МС шифратора.

Классический шифратор имеет m входов и n выходов, и при подаче сигналов на один из входов (обязательно на один и не более) на выходе узла появляется двоичный код номера возбужденного выхода.

Число входов и выходов такого шифратора связано соотношением m=2ⁿ.

Для построения шифратора можно использовать схемы ИЛИ – по одной на каждый выход. При этом схема разбивается на n простых фрагментов. К входу элементов ИЛИ каждого выходного разряда должны быть подключены те входы шифратора, в двоичном представлении номера которых есть

единица в данном разряде. Так, к ИЛИ младшего разряда формируемого выходного кода должны быть подключены все нечетные входы, поскольку у всех нечетных номеров и только у них в младшем разряде содержится единица. Функциональная схема такого шифратора представлена на рисунке. Эту схему можно преобразовать по формулам де Моргана. В новом варианте вместо схемы ИЛИ будут И-НЕ.

Совместно с шифратором в состав кодирующих узлов может входить схема выделения старше единицы. Эта схема преобразует m-разрядное слово следующим образом: все старшие нули и самая старшая единица входного кода пропускается на вход без изменения; все разряды более младшие, чем старшая единица, заменяются нулями. На схеме на входы а₀,а₁,а₂и поступает преобразуемое слово (а₀- младший разряд, а₂- старший разряд), на вход EI (от enable in) – входной сигнал разрешения. При EI=1 схема работает следующим образом: любое число старших нулей порождает на выходах своих разрядов единицы и никак не влияет на работу элементов И-НЕ более младших разрядов. Любая самая старшая единица порождает на соответственном выходе нуль (активный низкий уровень выхода) и запирает все более младшие элементы И-НЕ, устанавливая на их выходах не активный высокий уровень. При этом низкий уровень появляется и на выходе EO (от enable out) – выходе разрешения.

Если разрядность обрабатываемого слова (число входных сигналов) превышает разрядность схемы, то слово разбивается на группы и выход EO более старшей группы подается на вход EI более младшей. При таком включении единица, поступившая на любой вход любой группы, запрет не только все более младшие разряды своей группы, но по цепи EO-EI и все более младшие группы. На выходах всей схемы останется только самая старшая единица входного слова, представленная активным низким уровнем.

Если к выходу схемы выделение старше единицы подключить шифратор, то в сумме получится функциональный узел приоритетного шифратора (priority encoder), формирующий в двоичном коде номе самой старшей единицы из всех, присутствующих во входном слове.

С выходами рассмотренной схемы хорошо стыкуются входы шифратора, двойственного по отношению к рассмотренному ранее (то есть на элемент И-НЕ): инверсным выходом одной схемы (битовое деление старше единицы) будут соответствовать инверсные входы другой, и весь приоритетный шифратор будет построен на технологичных элементах без лишних инверторов.

Если во входном слове присутствует только одна единица, то приоритетный шифратор будет выполнять функцию обычного шифратора. Поэтому МС обычных шифраторов не встречаются почти ни в одной серии, а приоритетные шифраторы - в составе многих серий.

Упрошенная структура МС155ИВ1 представлено на рисунке.

Из таблицы следует, что вход EI позволяет сделать все входы неактивными (а₀-а₇) при EI=1, т.е. напряжение высокого уровня на этом входе – это напряжение запрета при этом и на всех выходах высокий (неактивный) уровень.

На выходе GS низкий уровень, если хотя бы на одном выходе (сигнальном: а₀,а₁, а₂) низкий, иначе хотя бы один из входов активный (кроме а₀, при этом сигналы А₀, А₁, А₂ и EO – высокие).

На EO низкий уровень, если на всех входах высокие уровни. Приоритетный шифратор обозначают так:

Эта схема до 16 входов. Для десятичной клавиатуры или декадных переключателей система шифратора может быть реализована следующим образом.

Дешифраторы. Дешифратор (декодер) – это комбинационное устройство с несколькими входами и выходами, у которого определенным комбинациям входных сигналов соответствует активное состояние одного из выходов. Дешифраторы преобразуют двоичный и двоично-десятичный коды в унитарный код, т.е. код двоичного и n-разрядного числа, представленного 2 разрядами, только один из разрядов которого равен 1.

Используются три структуры дешифраторов: матричная, каскадная и пирамидальная.

Если декодер имеет n входов m выходов и использует все возможные наборы входных переменных, то m=2ⁿ.

Такой декодер называют полным. Если используются лишь часть наборов, то такой декодер называют неполным. DC используют, когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства(его адрес) представлен двоичным кодом.

Формально описать работу DC можно, задав список функций, отрабатываемых каждым из его выходов Y_i? так для DC 3-8:

Y_o = ; Y1 = ; Y₂ = ; Y₃ =; ... Y₇ =a₄a₂a₁,

а) б)

Рис. 1. Матричный дешифратор 3-8: а)структура, б) условное обозначение

Матричные дешифраторы состоят из 2 логических схем совпадения (И), каждая из которых имеет n входов. На входы подаются все возможные комбинации прямых и инверсных разрядов дешифрируемого числа X. Пример матричного дешифратора 3x8 приведен на рис. 1.

Недостатком матричных дешифраторов является большое число входов логических элементов с ростом разрядности. Этот недостаток менее существен при использовании диодной логики. Пример такого дешифратора приведен рис. 2. Для того, чтобы такой дешифратор обладал свойством наращиваемое для увеличения разрядности входного числа, он должен строиться из одинаковых схем. На рис. 2 они обведены пунктирной линией. Так, дешифратор 2. может быть построен на основе двух таких схем, дешифратор 3x8- на основе трех схем и т.д.

Рис. 2. Матричный дешифратор на диодной логике

Пирамидальные дешифраторы отличаются тем, что каждая конституента единицы формируется как конъюнкции одной из конституент предыдущего каскада и одного из разрядов входного числа, еще не использовавшегося для формирования конституент. Принцип построения пирамидального дешифратора иллюстрируется на рис. 3. Из схемы видно, что в этом случае можно использовать элементы на два входа.

Рис. 3. Структура пирамидального дешифратора

Дешифраторы входят в состав нескольких серий ТТЛ. В качестве примера приведено условное обозначение микросхем дешифратора 4x16 типа К155ИДЗ (рис. 4). Если на обоих входах разрешение VO=V1=0, микросхема работает как дешифратор. Потенциал VO=1, Vl=l устанавливает уровень "1" всех выходах независимо от состояния входов. Данные микросхемы позволяют наращивать разрядность дешифратора.

Рис. 4. Условное обозначение дешифратора типа К155ИДЗ

Рис.5. Шифратор микросхемы 5x3 на диодах

Преобразователи кодов (ПК). Предназначены для преобразования одного параллельного кода в другой. Они используются для шифрации и дешифрации цифровой информации и могут иметь n входов и К выходов. По назначению ПК можно разделить на два типа: с невесомым и с весовым преобразованиями кодов. В преобразователях первого типа отсутствует численная зависимость входного и выходного кодов, а имеет место сим­вольная взаимосвязь. Например, преобразование двоично-десятичного кода в код семисегментного индикатора десятичных цифр.

Таблица 2