Обзор процессоров и шин ПВМ начиная с 386 машин

Московский институт радиотехники электроники и автоматики

кафедра АСОИУ при ИнтерЭВМ

_Р Е Ф Е Р А Т

_Тема: . Обзор процессоров и шин ПВМ

начиная с 386 машин.

- 2 -

1. Введение в МП 80386 фирмы Intel

МП вышел на рынок с уникальным преимуществом. Он является

первым 32 - разрядным МП, для которого пригодно существующее

прикладное программное обеспечение стоимостью 6,5 млрд. долл.,

написанное для МП предыдущих моделей от 8086/88 до 80286 (клон

IBM PC). Говорят, что системы совместимы, если программы напи-

санные на одной системе, успешно выполняются на другой. Если

совместимость распространяется только в одном направлении, от

старой системы к новой, то говорят о совместимости снизу

вверх. Совместимость снизу вверх на обьектном уровне поддержи-

вает капиталовложения конечного пользователя в программное

обеспечение, поскольку новая система просто заменяет более

медленную старую. Микропроцессор 80386 совместим снизу вверх с

предыдущими поколениями МП фирмы Intel. Это означает что прог-

раммы написанные специально для МП 80386 и использующие его

специфические особенности, обычно не работают на более старых

моделях. Однако, так как набор команд МП 80386 и его модули

обработки являются расширениями набора команд предшествующих

моделей, программное обеспечение последних совместимо снизу

вверх с МП 80386.

Специфическими особенностями МП 80386 являются многозадач-

ность, встроенное управление памятью, виртуальная память с

разделением на страницы, защита программ и большое адресное

пространство. Аппаратная совместимость с предыдущими моделями

сохранена посредством динамического изменения разрядности ма-

гистрали. МП 80386 выполнен на основе технологии CHMOS III

фирмы Intel, которая вобрала с себя быстродействие технологии

HMOS (МДП высокой плотности) и малое потребление мощности тех-

- 3 -

нологии CMOS (КМДП). МП 80386 предусматривает переключение

программ, выполняемых под управлением различных операционных

систем, такие как MS-DOS и UNIX. Это свойство позволяет разра-

ботчикам программ включать стандартное прикладное программное

обеспечение для 16 -разрядных МП непосредственно в 32 -разряд-

ную систему. Процессор определяет адресное пространство как

один или несколько сегментов памяти любого размера в диапазоне

от 1 байт до 4 Гбайт (4*2 530 0 байт). Эти сегменты могут быть ин-

дивидуально защищены уровнями привилегий и таким образом изби-

рательно разделяться различными задачами. Механизм защиты ос-

нован на понятии иерархии привилегий или ранжированного ряда.

Это означает, что разным задачам или программам могут быть

присвоены определенные уровни, которые используются для дан-

ной задачи. Схема поддержки программ МП 80386 представлена на

рис 1.

Заметим, что на рисунке некоторые биты регистров являются

неопределенными или отмечены как зарезервированные фирмой In-

tel для использования в будущем.

Рисунок 1 расположен на следующей странице.

- 4 -

рис.1

┌────────────────────────────┐

│ Защищенная среда МП 80386 │

└─────────────┬──────────────┘

┌──────────────────────┴────────────────────────┐

│ Процессор выбирает программы по очереди. │

│ Уровни привилегий гарантируют пользователям, │

│ что информация будет в безопасности. │

│ Набор команд МП 80386 включает все команды │

│ МП 8086 и 80286. │

└──────────────────────┬────────────────────────┘

│

┌─────────┬─────────┬──────────┼────────────┬───────────┬─────────┐

│Программы│Программы│ Программы│ Ядро │Остальные │Код │

│ для МП │ для МП │ для МП │операционной│программы │изгото- │

│ 8086 │ 80286 │ 80386 │ системы │операцион- │товителя │

│ │ │ │ │ные │комплекс-│

│ │ │ │ │ системы │ного обо-│

│ │ │ │ │ │рудования│

│ │ │ │ │ │ │

│ 3 │ 3 │ 3 │ 0 │ 1 │ 2 │

└─────────┴─────────┴──────────┴────────────┴───────────┴─────────┘

Сегменты памяти с различными уровнями привилегий

- 5 -

2. Режимы процессора

Для более полного понятия системы команд МП 80386 необхо-

димо предварительно описать общую схему его работы и архитек-

туру.

В данном реферате не раскрывается более подробно значения

некоторых специфических слов и понятий, считая, что читатель

предварительно ознакомился с МП 8086 и МП 80286 и имеет

представление о их работе и архитектуре. Описываются только те

функции МП 80386, которые отсутствуют или изменены в предыду-

щих моделях МП.

МП 80386 имеет два режима работы: режим реальных адресов,

называемый реальным режимом, и защищенный режим.

2.1. Реальный режим

При подаче сигнала сброса или при включении питания уста-

навливается реальный режим, причем МП 80386 работает как очень

быстрый МП 8086, но, по желанию программиста, с 32-разрядным

расширением. В реальном режиме МП 80386 имеет такую же базовую

архитектуру, что и МП 8086, но обеспечивает доступ к 32-раз-

рядным регистрам. Механизм адресации, размеры памяти и обра-

ботка прерываний МП 8086 полностью совпадают с аналогичными

функциями МП 80386 в реальном режиме.

Единственным способом выхода из реального режима является

явное переключение в защищенный режим. В защищенный режим МП

80386 входит при установке бита включения защиты (РЕ) в нуле-

вом регистре управления (CR0) с помощью команды пересылки (MOV

- 6 -

to CR0). Для совместимости с МП 80286 с целью установки бита

РЕ может быть также использована команда загрузки слова состо-

яния машины LMSW. Процессор повторно входит в реальный режим в

том случае, если программа командой пересылки сбрасывает бит

РЕ регистра CR0.

2.2. Защищенный режим

Полные возможности МП 80386 раскрываются в защищенном режи-

ме. Программы могут исполнять переключение между процессами с

целью входа в задачи, предназначенные для режима виртуального

МП 8086. Каждая такая задача проявляет себя в семантике МП

8086 (т.е. в отношениях между символами и приписываемыми им

значениями независимо от интерпретирующего их оборудования).

Это позволяет выполнять на МП 80386 программное обеспечение

для МП 8086 - прикладную программу или целую операционную сис-

тему. В то же время задачи для виртуального МП 8086 изолирова-

ны и защищены как друг от друга, так и от главной операционной

системы МП 80386. Далее перейдем непосредственно к рассмотре-

нию шины данных МП 80386.

3. Шины

Прежде всего дадим определение шины. Шина - это канал пере-

сылки данных, используемый совместно различными блоками систе-

мы. Шина может представлять собой набор проводящих линий, выт-

равленных в печатной плате, провода припаянные к выводам разь-

емов, в которые вставляются печатные платы, либо плоский ка-

бель. Компоненты компьютерной системы физически расположены

на одной или нескольких печатных платах, причем их число и фу-

- 7 -

нкции зависят от конфигурации системы, ее изготовителя, а час-

то и от поколения микропроцессора.

Информация передается по шине в виде групп битов. В состав

шины для каждого бита слова может быть предусмотрена отдельная

линия (параллельная шина), или все биты слова могут последова-

тельно во времени использовать одну линию (последовательная

шина). На рис 2. нарисовано типичное подключение устройств к

шине данных. рис.2

┌───────────┐ ┌───────────┐

│ Устройство│ │Устройство │

│ вывода │ │ ввода │

└───┬──┬────┘ └───┬──┬────┘

│ │ │ │

┌─────────┐ ┌──────────┐ ┌───┴──┴────┐ ┌───┴──┴────┐

│ ОЗУ │ │ ПЗУ │ │ Выходной │ │Входной │

│ │ │ │ │ буфер │ │ буфер │

└─┬┬┬┬┬┬┬┬┘ └─┬┬┬┬┬┬┬┬─┘ └─┬┬┬┬┬┬┬┬──┘ └┬┬┬┬┬┬┬┬───┘

││││││││ ││││││││ ││││││││ ││││││││ ┌─────┐

──┴┼┼┼┼┼┼┼────┴┼┼┼┼┼┼┼─────┴┼┼┼┼┼┼┼──────┴┼┼┼┼┼┼┼──┤D 40 0 П │

───┴┼┼┼┼┼┼─────┴┼┼┼┼┼┼──────┴┼┼┼┼┼┼───────┴┼┼┼┼┼┼──┤ р │

────┴┼┼┼┼┼──────┴┼┼┼┼┼───────┴┼┼┼┼┼────────┴┼┼┼┼┼──┤ о │

─────┴┼┼┼┼───────┴┼┼┼┼────────┴┼┼┼┼─────────┴┼┼┼┼──┤ ц │

──────┴┼┼┼────────┴┼┼┼─────────┴┼┼┼──────────┴┼┼┼──┤ е │

───────┴┼┼─────────┴┼┼──────────┴┼┼───────────┴┼┼──┤ с │

────────┴┼──────────┴┼───────────┴┼────────────┴┼──┤ с │

─────────┴───────────┴────────────┴─────────────┴──┤D 47 0 о │

│ р │

└─────┘

- 8 -

3.1 Шина с тремя состояниями

Шина с тремя состояниями напоминает телефонную линию общего

пользования, к которой подключено много абонентов. Три состо-

яние на шине - это состояния высокого уровня, низкого уровня и

высокого импеданса. Состояние высокого импеданса позволяет

устройству или процессору отключиться от шины и не влиять на

уровни, устанавливаемые на шине другими устройствами или про-

цессорами. Таким образом, только одно устройство является ве-

дущим на шине. Управляющая логика активизирует в каждый конк-

ретный момент только одно устройство, которое становиться ве-

дущим. Когда устройство активизировано, оно помещает свои

данные на шину, все же остальные потенциальные ведущие перево-

дятся в пассивное состояние.

К шине может быть подключено много приемных устройств -

получателей. Обычно данные на шине предназначаются только для

одного из них. Сочетание управляющих и адресных сигналов, оп-

ределяет для кого именно. Управляющая логика возбуждает специ-

альные стробирующие сигналы, чтобы указать получателю когда

ему следует принимать данные. Получатели и отправители могут

быть однонаправленными (т.е. осуществлять только либо переда-

чу, либо прием) и двунаправленными (осуществлять и то и дру-

гое). На рис. 3 показаны двунаправленные отправители/получате-

ли , подключенные к шине.

Рисунок 3 расположен на следующей странице.

- 9 -

рис.3

┌──────────────────┐

│ Микропроцессор │

└──────────────────┘

┌──────────────────┐

┌─────────────┤ Управляющая ├────────────┐

│ ┌───┤ логика ├──┐ │

│ │ └──────────────────┘ │ │

│ └───────┐ Разрешение┌─────┘ │

│ Активизация │ │ Активизация │

выхода 1 │ │ выхода 2

┌─────┴─────────────┐ │ ~ │ ┌───────────┴──────┐

│ Строб данных │ ┌┴┐ ║ ┌┴┐ │ Строб данных │

│ Выходные├──┤ ├─┬──╢ ┌─┤ ├──┤Выходные │

│Отправи- данные │ └─┘ │ ║ │ └─┘ │ данные Отправи-│

│тель/по- Входные │ │ ║ │ │Входные тель/по-│

│лучатель 1 данные ├_─────┘ ╟──┴─────_┤ данные лучатель 2│

└───────────────────┘ ║ └──────────────────┘

║

~ Линия шины

Шинная (магистральная) организация получила широкое расп-

ространение, поскольку в этом случае все устройства используют

единый протокол сопряжения модулей центральных процессоров и

устройств ввода-вывода с помощью трех шин.

- 10 -

3.2 Типы шин

Сопряжение с центральным процессором осуществляется посредс-

твом трех шин: шины данных, шины адресов и шины управления.

Шина данных служит для пересылки данных между ЦП и памятью или

ЦП и устройствами ввода-вывода. Эти данные могут представлять

собой как команды ЦП, так и информацию, которую ЦП посылает в

порты ввода-вывода или принимает оттуда. В МП 8088 шина данных

имеет ширину 8 разрядов. В МП 8086, 80186, 80286 ширина шины

данных 16 разрядов; в МП 80386 - 32 разряда.

Шина адресов используется ЦП для выбора требуемой ячейки

памяти или устройства ввода-вывода путем установки ан шине

конкретного адреса, соответствующего одной из ячеек памяти или

одного из элементов ввода-вывода, входящих в систему. Наконец

по шине управления передаются управляющие сигналы, предназна-

ченные памяти и устройствам ввода-вывода. Эти сигналы указыва-

ют направление передачи данных (в ЦП или из ЦП), а также мо-

менты передачи.

Магистральная организация предпологает, как правило, нали-

чие управляющего модуля, который выступает в роли директора -

распорядителя при обмене данными. Основное назначение этого

модуля - организация передачи слова между двумя другими моду-

лями.

3.3 Операции на магистрали

Операция на системной магистрали начинается с того, что уп-

равляющий модуль устанавливает на шине кодовое слово модуля -

отправителя и активизирует линию строба отправителя. Это поз-

воляет модулю, кодовое слово которого установлено на шине,

- 11 -

понять, что он является отправителем. Затем управляющий модуль

устанавливает на кодовое слово модуля - получателя и активизи-

рует линию строба получателя. Это позволяет модулю, кодовое

слово которого установлено на шине, понять, что он является

получателем.

После этого управляющий модуль возбуждает линию строба дан-

ных, в результате чего содержимое регистра отправителя пересы-

лается в регистр получателя. Этот шаг может быть повторен лю-

бое число раз, если требуется передать много слов.

Данные пересылаются от отправителя получателю в ответ на

импульс, возбуждаемый управляющим модулем на соответствующей

линии строба. При этом предполагается, что к моменту появления

импульса строба в модуле - отправителе данные подготовлены к

передаче, а модуль - получатель готов принять данные. Такая

передача данных носит название синхронной (синхронизирован-

ной).

Что произойдет, если модули участвующие в обмене (один или

оба), могут передавать или принимать данные только при опреде-

ленных условиях ? Процессы на магистралях могут носить асинх-

ронный (несинхронизированный) характер. Передачу данных от

отправителя получателю можно координировать с помощью линий

состояния, сигналы на которых отражают условия работы обоих

модулей. Как только модуль назначается отправителем, он прини-

мает контроль над линией готовности отправителя, сигнализируя

с ее помощью о своей готовности принимать данные. Модуль, наз-

наченный получателем, контролирует линию готовности получате-

ля, сигнализируя с ее помощью о готовности принимать данные.

При передаче данных должны соблюдаться два условия. Во-пер-

- 12 -

вых, передача осуществляется лишь в том случае, если получа-

тель и отправитель сигнализируют о своей готовности. Во-вто-

рых, каждое слово должно передаваться один раз. Для обеспече-

ния этих условий предусматривается определенная последователь-

ность действий при передачи данных. Эта последовательность но-

сит название протокола.

В соответствии с протоколом отправитель, подготовив новое

слово, информирует об этом получателя. Получатель, приняв оче-

редное слово, информирует об этом отправителя. Состояние линий

готовности в любой момент времени определяет действия, которые

должны выполнять оба модуля.

Каждый шаг в передаче данных от одной части системы к дру-

гой называется циклом магистрали (или часто машинным циклом).

Частота этих циклов определяется тактовыми сигналами ЦП. Дли-

тельность цикла магистрали связана с частотой тактовых сигна-

лов. Типичными являются тактовые частоты 5, 8, 10 и 16 МГц.

Наиболее современные схемы работают на частоте до 24 МГц.

3.4 Порты ввода-вывода

Адресное пространство ввода-вывода организовано в виде пор-

тов. Порт представляет собой группу линий ввода-вывода, по ко-

торым происходит параллельная передача информации между ЦП и

устройством ввода-вывода, обычно по одному биту на линию. Чис-

ло линий в порте чаще всего совпадает с размером слова, харак-

терным для данного процессора. Входной порт чаще всего органи-

зуется в виде совокупности логических вентилей, через которые

входные сигналы поступают на линии системной шины данных. Вы-

ходной порт реализуется в виде совокупности триггеров, в кото-

- 13 -

рых хранятся сигналы, снятые с шины данных.

Если в передаче информации участвует процессор, то направ-

ление потока входной и выходной информации принято рассматри-

вать относительно самого процессора. Входной порт - это любой

источник данных (например, регистр), который избирательным об-

разом подключается к шине данных процессора и посылает слово

данных в процессор. Наоборот, выходной порт представляет собой

приемник данных ( например, регистр), который избирательным

образом подключается к шине данных процессора. Будучи выбран,

выходной порт принимает слово данных из микропроцессора.

Процессор должен иметь возможность координировать скорость

своей работы со скоростью работы внешнего устройства, с кото-

рым он обменивается информацией. В противном случае может по-

лучиться, что входной порт начнет пересылать данные еще до то-

го как, процессор их затребует, и процесс пересылки данных на-

ложится на какой-то другой процесс в ЦП. Как уже отмечалось,

эта координация работы двух устройств носит название "рукопо-

жатия", или квитирования.

Теперь подробнее остановимся на режимах работы портов вво-

да-вывода. Существуют три вида взаимодействия процессора с

портами ввода-вывода: программное управление, режим прерываний

и прямой доступ к памяти (ПДП).

Программно-управляемый ввод-вывод инициируется процессором,

который выполняет программу, управляющую работой внешнего уст-

ройства. Режим прерываний отличается тем, что инициатором вво-

да-вывода является внешнее устройство. Устройство, подключен-

ное к выводу прерываний процессора, повышает уровень сигнала

на этом выводе (или в зависимости от типа процессора понижает

- 14 -

его). В ответ процессор, закончив выполнение текущей команды,

сохраняет содержимое программного счетчика в соответствующем

стеке и переходит на выполнение программы, называемой програм-

мой обработки прерываний, чтобы завершить передачу данных.

ПДП тоже инициируется устройством. Передача данных между

памятью и устройством ввода-вывода осуществляется без вмеша-

тельства процессора. Как правило, для организации ПДП исполь-

зуются контроллеры ПДП, выполненные в виде интегральных схем.

3.5 Униварсальный синхронно-асинхронный

приемопередатчик

Микропроцессор взаимодействует с перифирийными устройства-

ми, принимающими и передающими данные в последовательной фор-

ме. В процессе этого взаимодействия процессор должен выполнять

преобразование параллельного кода в последовательный, а также

последовательного в параллельный.

Чаще всего пересылка данных между процессором и периферий-

ными устройствами выполняются асинхронно. Другими словами,

устройство может передавать данные в любой момент времени. Ес-

ли данные не передаются, устройство посылает просто биты мар-

кера, обычно высокий уровень сигнала, что дает возможность не-

медленно обнаружить любой разрыв цепи передачи. Если устройс-

тво готово передавать данные, передатчик посылает нулевой бит,

обозначающий начало посылки. За этим нулевым битом следуют

данные, затем бит четности и , наконец, один или два стоп-би-

та. Закончив передачу, отправитель продолжает посылать высокий

уровень сигнала в знак того, что данные отсутствуют.

Для удобства проектирования интерфейса процессора с уст-

- 15 -

ройствами последовательного ввода-вывода (как синхронными, так

и асинхронными) разработаны микросхемы универсальных синхрон-

но-асинхронных приемопередатчиков (УСАПП). В состав УСАПП вхо-

дят функционирующие независимо секции приемника-передатчика.

Типичный УСАПП изображен на рис. 4

Рисунок 4 расположен на следующей странице.

- 16 -

Разреше- От триггера

ние по- 8 7 6 5 4 3 2 1 " Буфер

лучения Данные передатчика

данных ‑ ‑ ‑ ‑ ‑ ‑ ‑ ‑ свободен"

──┬─── ├─┴─┴─┴─┴─┴─┴─┤ ж е а б в г д ─────┬─────

└─────┤ Вентили И │ │ │ ‑ ‑ ‑ ‑ ‑ │

├─┬─┬─┬─┬─┬─┬─┤ │ │ ┌┴──┴──┴──┴──┴┐ │

├─┴─┴─┴─┴─┴─┴─┤ ┌──────┐ └──_│ Вентили И │ │

│ Буферный ре-│ │ R ├─────_│ │_─────┘

│ гистр прием-│_─┬_│Триггер│ └─┬───┬────┬──┘

│ ника │ │ │"Данные│ │ │ │

└─────────────┘ │ │готовы"│ ┌─┴───┴────┴──┐

‑ │ │S │ │ Регистр сос-│_──────┐

└────────┐ │ └┬──────┘ │ тояния │ │

Биты управления │ │ └────────────_└─────────────┘ │

от регистра состояния│ └────────────────────────┐ │

└─────────────┐ ┌──────┴────┐ │

├──────────────────────┐ └──────┤ Сдвиговый ├────────┘

┌────┴────┐ ┌────┴─────┐ │ регистр │

│ Логика ├───────────_│ Логика ├─────_│ приемника │

│проверки │ │ проверки │ │СР │

│паритета │ │ границы │ └───────────┘

│ │ │ кадра │ ‑

└───‑─────┘ └──────────┘ │

┌───┴─────┐ ┌──────────┐ │

│Проверка │ │Синхрони- │ │

│стартово-│ │зирующий │ │

│го бита │_───────────┤генератор ├───────┘

- 17 -

‑ Последовательный вход ‑ Частота 16хТ Рис. 4

Буквами обозначено: а - Данные готовы; б - Наложение; в - Ошибка

кадра; г - Ошибка четности; д - Буфер пере-

датчика свободен; е - Разрешение чтения слова

состояния; ж - Сброс триггера " Данные гото-

вы"

УСАПП заключен в корпус с 40 выводами и является дуплексным

устройством (т. е. может передавать и принимать одновременно).

Он выполняет логическое форматирование посылок. Для подключе-

ния УСАПП могут потребоваться дополнительные схемы, однако нет

необходимости в общем тактовом генераторе, синхронизирующем

УСАПП и то устройство, с которым установлена связь. В передат-

чике УСАПП предусмотрена двойная буферизация, поэтому следую-

щий байт данных может приниматься из процессора, как только

текущий байт подготовлен для передачи.

Выпускаются микросхемы УСАПП со скоростями передачи до 200

Кбод. Скорость работы передатчика и приемника (не обязательно

одинаковые) устанавливаются с помощью внешних генераторов,

частота которых должна в 16 раз превышать требуемую скорость

передачи. Сигналы от внешних генераторов поступают на раздель-

ные тактовые входы приемника и передатчика.

Обычно и микропроцессор, и устройства ввода-вывода подклю-

чаются к своим УСАПП параллельно. Между УСАПП действует после-

довательная связь (например по стандарту RS-232C).

- 18 -

4. MULTIBUS

Структура магистрали, обеспечивающей сопряжение всех аппа-

ратных средств, является важнейшим элементом вычислительной

системы. Магистраль позволяет многочисленным компонентам сис-

темы взаимодействовать друг с другом. Кроме того, в структуру

магистрали заложены возможности возбуждения прерываний, ПДП,

обмена данными с памятью и устройствами ввода-вывода и т. д.

Магистраль общего назначения MULTIBUS фирмы Intel представ-

ляет собой коммуникационный канал, позволяющий координировать

работу самых разнообразных вычислительных модулей. Основой ко-

ординации служит назначение модуля системы MULTIBUS атрибутов

ведущего и ведомого.

4.1 Магистрали MULTIBUS I/II.

Одним из наиболее важных элементов вычислительной системы

является структура системной магистрали, осуществляющей сопря-

жение всех аппаратных средств. Системная магистраль обеспечи-

вает взаимодействие друг с другом различных компонентов систе-

мы и совместное использование системных ресурсов. Последнее

обстоятельство играет важную роль в существенном увеличении

производительности всей системы. Кроме того, системная магист-

раль обеспечивает передачу данных с участием памяти и уст-

ройств ввода-вывода, прямой доступ к памяти и возбуждение пре-

рываний.

Системные магистрали обычно выполняются таким образом, что

сбои проходящие в других частях системы, не влияют на их функ-

ционирование. Это увеличивает общую надежность системы. Приме-

рами магистралей общего назначения являются предложенные фир-

- 19 -

мой Intel архитектуры MULTIBUS I и II, обеспечивающие коммуни-

кационный канал для координации работы самых разнообразных вы-

числительных модулей.

MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ве-

домый". Ведущим является любой модуль, обладающий средствами

управления магистралью. Ведущий с помощью логики доступа к ма-

гистрали захватывает магистраль, затем генерирует сигналы уп-

равления и адреса и сами адреса памяти или устройства вво-

да-вывода. Для выполнения этих действий ведущий оборудуется

либо блоком центрального процессора, либо логикой, предназна-

ченной для передачи данных по магистрали к местам назначения и

от них. Ведомый - это модуль, декодирующий состояние адресных

линий и действующий на основании сигналов, полученных от веду-

щих; ведомый не может управлять магистралью. Процедура обмена

сигналами между ведущим и ведомым позволяет модулям различного

быстродействия взаимодействовать через магистраль. Ведущий ма-

гистрали может отменить действия логики управления магист-

ралью, если ему необходимо гарантировать для себя использова-

ние циклов магистрали. Такая операция носит название "блокиро-

вания" магистрали; она временно предотвращает использование

магистрали другими ведущими.

Другой важной особенностью магистрали является возможность

подключения многих ведущих модулей с целью образования многоп-

роцессорных систем.

MULTIBUS I позволяет передать 8- и 16 разрядные данные и

оперировать с адресами длиной до 24 разрядов.

MULTIBUS II воспринимает 8-, 16- и 32-разрядные данные, а

адреса длиной до 32 разрядов. Протоколы магистралей MULTIBUS I

- 20 -

и II подробно описаны в документации фирмы Intel, которую сле-

дует тщательно изучить перед использованием этих магистралей в

какой - либо системе.

4.2 MULTIBUS I

MULTIBUS I фирмы Intel представляет собой 16-разрядную мно-

гопроцессорную систему, согласующуюся со стандартом IEEE 796.

На рис. 5 приведена структурная схема сопряжения с магистралью

MULTIBUS I. На рисунке не показана локальная шина и локальные

ресурсы МП 80386.

Рисунок 5 расположен на следующей странице.

Рис.5

- 21 -

╔═════════════╗

┌──────────────────────────────────────_║ ║

│ ┌────────────────────────╢ ║─────┐

│ │ ┌──────────────────────╢ 80386 ╟───┐ │

│ │ │ ┌─────────\ ║ │ │ Разре-

│ │ │ │ ┌───────/ ║ │ │ шение

│ │ │ │ │ ╚═╤═╤═════════╝ │ │ байта

│ Состояние│ │ Данные │ │ Адрес │ └───────┐ │ │

│ МП 80386│ │ МП 80386│ │ МП 80386│ ┌─────┐ │ │ │

│ │ │ │ │ │ │ │ │ │ │

┌──┴──────┐ ┌───\─/──┐ │ │ ┌─────\─/ ──┐ │ │ ┌──\─/──┐

│Генератор│ │ Логика │ │ │ │ Дешифратор│ │ │ │Логика │

│состояния│ │S0#-S1# │ │ │ │ адреса │ │ │ │ А0/А1 │

│ожидания │ │ │ │ │ └──────┬────┘ │ │ └──┬─┬──┘

└─────‑───┘ └───┬────┘ │ │ │ │ │ │ │

│ ┌─────────┴────┐ │ │ │ │ │ │ │

┌─┴─┼─────────┬────┼─────────┼─┼──────────┘ │ │ │ │

┌────────┐ ┌─────────┐ ┌─\ /──────┐ ┌\─/─────\─/──┐

│ Арбитр │ │ Контроллер│ │ Приемо- │ │ Адресные │

│магистрали│ │ магистрали│ │передатчик│ │ фиксаторы │

│ 82289 │ │ 82286 │ │ данных │ └─────────────┘

└──────────┘ └───────────┘ └──────────┘ ‑ ‑

‑ ‑ ‑ ‑ Данные │ │ Адрес

│ │ │ │ MULTIBUS │ │ MULTIBUS

═════════════════════════════════════════════════════════════════

MULTIBUS I

- 22 -

4.3 Пример интерфейса магистрали MULTIBUS I

Один из способов организации взаимодействия между МП 80386

и магистралью MULTIBUS I заключается в генерации всех сигналов

MULTIBUS I c помощью программируемых логических матриц (ПЛМ) и

схем ТТЛ. Проще использовать интерфейс, совместимый с МП

80286. Основные черты этого интерфейса описаны ниже.

Интерфейс магистрали MULTIBUS I состоит из совместимого с

МП 80286 арбитра магистрали 82288. Контроллер может работать

как в режиме локальной магистрали, так и в режиме MULTIBUS I;

резистор на входе МВ схемы 82288, подключенный к источнику пи-

тания, активизирует режим MULTIBUS I. Выходной сигнал MBEN де-

шифратора адреса на ПЛМ служит сигналом выбора обеих микросхем

82288 и 828289. Сигнал AEN # с выхода 82289 открывает выходы

контроллера 82288.

Взаимодействие между процессором 80386 и этими двумя уст-

ройствами осуществляется с помощью ПЛМ, в которые записаны

программы генерации и преобразования необходимых сигналов. Ар-

битр 82289 вместе с арбитрами магистрали других вычислительных

подсистем координирует управление магистралью MULTIBUS I,

обеспечивая управляющие сигналы, необходимые для получения

доступа к ней.

В системе MULTIBUS I каждая вычислительная подсистема пре-

тендует на использование общих ресурсов. Если подсистема зап-

рашивает доступ к магистрали, когда другая система уже исполь-

зует магистраль, первая подсистема должна ожидать ее освобож-

дения. Логика арбитража магистрали управляет доступом к ма-

гистрали всех подсистем. Каждая вычислительная подсистема име-

ет собственный арбитр магистрали 82289. Арбитр подключает свой

- 23 -

процессор к магистрали и разрешает доступ к ней ведущим с бо-

лее высоким или более низким приоритетом в соответствии с за-

ранее установленной схемой приоритетов.

Возможны два варианта процедуры управления занятием магист-

рали: с последовательным и параллельным приоритетом. Схема

последовательного приоритета реализуется путем соединения це-

почкой входов приоритета магистрали (BPRN #) и выходов приори-

тета магистрали (BPRO #) всех арбитров магистрали в системе.

Задержка, возникающая при таком соединении, ограничивает число

подключаемых арбитров. Схема параллельного приоритета требует

наличия внешнего арбитра, который принимает входные сигналы